Intel: Neue Stapeleien für Transistoren und Chips, MESO-Logik als CMOS-Ablösung
Intel stellt mehrere Forschungsprojekte vor, etwa GAA-Transistorstapel, Die-Stapel, FeRAM und magnetoelektrische Spin-Orbit-Schalter: MESO als CMOS-Nachfolger.
Intel will Nanoribbon-Transistoren künftig stapeln,um Platz zu sparen.
(Bild: Intel)
Als weltweit umsatzstärkster Halbleiterverkäufer entwickelt Intel nicht nur Chips, sondern forscht auch an grundlegenden Technologien dafür. Die Intel-Sparte Component Research stellt auf dem International Electron Device Meeting (IEDM 2021) acht Projekte vor, von weiter verkleinerten CMOS-Transistoren über 3D-Stapelverfahren bis hin zu Chips für Quantencomputer.
(Bild: Intel)
Hybrid Bonding Interconnect (HBI)
Während neuartige Transistorstrukturen wie Complementary FET (CFET) und 3D-Gate-All-Around-(GAA-)FETs erst nach 2025 in der Serienfertigung auftauchen dürften und magnetoelektrische Spin-Orbit-(MESO-)Logikelemente noch später, steht Intels "Foveros Direct" alias Hybrid Bonding Interconnect (HBI) quasi vor der Tür. Laut Intel könnte es ab der 7-Nanometer-Fertigungstechnik "Intel 4" beziehungsweise bei "Intel 3" zum Einsatz kommen.
Bei HBI packt Intel zwei Siliziumchips direkt aufeinander, wobei winzige Kupferkontakte miteinander in Kontakt kommen. Laut Intel sind damit wesentlich mehr Kontakte pro Quadratmillimeter Fläche möglich als mit bisherigen Die-Stapelverfahren, die winzige Lotkügelchen (Bumps) verwenden. AMD hat bereits angekündigt, den "3D V-Cache" kommender Epyc- und Ryzen-Prozessoren mit einem ähnlichen Verfahren von TSMC produzieren zu lassen. Auch die Firma Xperi lizenziert über ihre Sparte Tessera einen "Direct Bond Interconnect" (DBI) beziehungsweise ZiBond.
GAA-FET-Stapel
Nicht nur Intel, auch Samsung und TSMC werden mit kommenden Fertigungsverfahren den seit einigen Jahren etablierten Feldeffektransistor (FET) mit finnenförmiger Gate-Elektrode (FinFET) ablösen. Stattdessen kommen Nanoribbon-, Nanosheet- und Gate-All-Around-(GAA-)FETs zum Einsatz. Die Intel-Version heißt RibbonFET und soll nach 2023 mit der Fertigungstechnik "Intel 20A" kommen.
Beim seit Jahrzehnten etablierten Fertigungsverfahren für Complementary Metal Oxide Semiconductors (CMOS) kombiniert man jeweils einen n-Kanal- mit einem p-Kanal-MOSFET (NMOS/PMOS), üblicherweise nebeneinander.
Um Platz zu sparen, also um mehr Transistoren auf die Chipfläche zu bringen, will Intel sie künftig jedoch stapeln. Für das "Nanoribbon 3D Stacking" experimentiert Intel Component Research mit zwei Verfahren: Den Aufbau von zwei Funktionsschichten nacheinander (sequenziell) mit einer isolierenden Schicht (Silizium-)Oxid dazwischen oder den "selbstausrichtenden" (Self-Aligned) Aufbau direkt übereinander. Ähnliche Strukturen werden auch Complementary FET (CFET) genannt.
(Bild: Intel)
MESO-Logik
Wenn alle CMOS-Stapelei nicht mehr weiterhilft, um das Mooresche Gesetz fortzuführen, schlägt die Stunde der CMOS-Ablösung. Seit Jahren gibt es auf Halbleiterkonferenzen deshalb Vorträge über Kohlenstoffnanoröhrchen (Carbon Nanotube, CNT).
Intel berichtet nun über erste erfolgreiche Versuche mit magnetoelektrischen Spin-Orbit-(MESO-)Logikelementen bei Raumtemperatur, schreibt aber selbst dass sie "möglicherweise in Serie herzustellen" wären.
Eine andere Idee sind Spinmoment-Bauelemente, die die Beweglichkeit magnetischer Domänengrenzen (Domain Walls, DW) ausnutzen; mit dem europäischen IMEC kooperiert Intel an der Erforschung eines Spin Torque Majority Gate (STMG), einer Kombination aus Logik- und Speicherelement.
Intel-FeRAM
(Bild: Intel)
Näher am praktischen Einsatz könnte eine FeRAM-Speicherzelle sein, die statt einer herkömmlichen Kondensatorstruktur einen antiferroelektrischen Kondensator auf Basis von Hafnium nutzt. Damit hat Intel nach eigenen Angaben sehr kurze Zugriffszeiten von 2 Nanosekunden gemessen sowie sehr hohe Schreibfestigkeit (Endurance) im Bereich von 1 Billion Zyklen. An FeRAM arbeiten allerdings auch andere Hersteller, darunter FMC in Dresden.
Zu den weiteren Innovationen, die Intel auf der IEDM 2021 vorstellt, gehört die Integration von leistungsfähigen Galliumnitrid-(GaN-)Schalttransistoren auf 300-Millimeter-CMOS-Wafern. Damit könnten sich effiziente Spannungswandler direkt in künftige Prozessoren einbauen lassen.
Außerdem experimentiert Intel mit Übergangsmetall-Chalkogeniden (Transition-Metal Dichalcogenide Monolayers, TMD Monolayers) wie Molybdändisulfid (MoS2) als Ersatz für Silizium an einigen Stellen in Halbleitern. Damit könnten sich manche Strukturen noch weiter verkleinern lassen.
(ciw)
