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Prozessoren werden immer modularer

Graphcore stapelt ganze Silizium-Wafer übereinander, Intel wechselt zur asymmetrischen Chiplet-Bauweise und verpasst seiner Xeon-Rapid-Reihe gleich eine Schwester namens Forest, während der neue Standard UCIe Chiplets unterschiedlicher Hersteller zu einem Prozessor vereinen soll.

Der weltweit größte Chipauftragsfertiger TSMC hat die Massenproduktion von Prozessoren mit der Technik Wafer-on-Wafer (WoW) begonnen: Mit dem Stapeln zweier Wafer will dessen britischer Auftraggeber Graphcore den Takt seines mit 826 mm² wahrlich riesigen KI-Beschleunigers Colossus um bis zu 40 Prozent erhöhen. Der Prozessor-Die selbst bleibt mit 1472 IPU-Cores (Intelligence Processing Unit) und 900 MByte SRAM-Cache weitgehend identisch, auch die Fertigung im 7-nm-Prozess. Vor dem Zerschneiden des Silizium-Wafers setzt TSMC einen zweiten mit gröberen Strukturen darauf.

Dieser zweite Wafer enthält keine Transistoren, sondern unzählige Deep-Trench-Kondensatoren, die als Ladungsspeicher möglichst nah an den IPU-Kernen sitzen und die Stromzufuhr glätten. Durch diese sehr geringe Leitungslänge sinken die Verluste. Der Takt der IPU-Kerne lässt sich damit von knapp 1,35 auf gut 1,85 GHz steigern und die Effizienz je nach Trainingsmodell um 9 bis 16 Prozent. Die Effizienz steigt, weil anders als sonst die Leistungsaufnahme von Graphcores neuem Colossus-Prozessor unterproportional zur Takterhöhung zunimmt. Da das auch den integrierten SRAM beschleunigt, steigt die Übertragungsrate innerhalb eines Prozessors auf 65 TByte/s. Die zehn IPU-Links zwischen den Prozessoren bleiben dagegen bei 320 GByte/s.