Aufbruchstimmung in der RISC-V-Welt
Bislang finden sich Chips mit der quelloffenen RISC-V-Architektur vor allem in Embedded Devices. Das soll sich 2023 ändern.
Dreizehn Jahre nach dem ersten RISC-V-Design präsentierte sich der RISC-V Summit im kalifornischen San José im Dezember 2022 so vielfältig wie die Einsatzmöglichkeiten der offenen und erweiterbaren Prozessorarchitektur. Die Kern-ISA (wahlweise in 32, 64 oder 128 Bit) ist mit 47 Befehlen sehr kompakt und lässt sich spezifisch erweitern. Typische Extensions sind Integer-Multiplikation und -Division, Fließkommaarithmetik mit Single, Double oder Quad Precision, Bit-, SIMD- und Vektoroperationen sowie Hypervisor-Instruktionen.
Es gibt oftmals mehrere Implementierungen der gleichen Erweiterung. Daher ist es eine Herausforderung für die RISC-V International Association (früher RISC-V Foundation), die so entstandenen Implementierungen zueinander kompatibel zu halten – ein Problem, das proprietäre CPU-Hersteller nicht haben. Die Organisation versucht, das per Plattformdefinitionen und Profilen, also mit der Definition von ISA-Features, in den Griff zu bekommen.